Skład sprzętu systemowego
Każdy szybki nadajnik-odbiornik składa się z dwóch kanałów: nadajnika i odbiornika. Nadajnik i odbiornik składają się z fizycznej podwarstwy kodującej (PCS, podwarstwy kodującej Si-Cal pola P) i dodatkowej podwarstwy nośnika fizycznego (PMA, dodatkowa podwarstwa fizycznego nośnika).
PCS obejmuje implementację logiki rdzenia funkcji cyfrowych w transceiverze zgodną z obsługiwanym protokołem, a kanał transmisji zawiera kompensację fazy FIFO, serializator bajtów, koder 8B / 10B i inne moduły. Odbierane kanały obejmują wyrównywanie słów, dopasowywanie szybkości FIFO, dekoder 8B / 10B, odblokowywanie bajtów, sortownik bajtów, kompensację fazy FIFO i inne moduły.
PMA zawiera obwód analogowy dla buforów I / O, CDR, SER / DES oraz programowalne ważenie wstępne i korekcję w celu optymalizacji wydajności szeregowego kanału danych.
Gdy kanał transceivera urządzenia działa, wyjściowe dane równoległe w architekturze FPGA są przesyłane przez nadajnik PCS i PMA, a na koniec konwertowane na dane szeregowe do wysłania. Odebrane wejściowe dane szeregowe są przetwarzane przez odbiornik PMA i PCS w formacie danych szeregowych i przesyłane do wewnętrznej architektury FP w celu dalszego przetwarzania.
Integracja FPGA
Szeroko stosowane są szybkie transceivery. Biorąc na przykład dysk półprzewodnikowy z interfejsem SATA opartym na FPGA, dysk półprzewodnikowy z interfejsem SATA jest rozwinięciem przyszłego trendu, podczas gdy szybkie szeregowe transceivery realizują tryb pamięci rdzenia IP SATA, a szybkie transceivery są kluczowymi komponentami implementacji warstwy fizycznej protokołu SATA. Dane szeregowe protokołu SATA działają z szybkością transmisji 1,5-6 Gbit / s, czego nie można bezpośrednio zrealizować za pomocą FPGA. Aby sprostać temu zapotrzebowaniu, wielu producentów układów FPGA integruje w ramach FPGA urządzenia fizyczne ogólnego przeznaczenia o dużej szybkości i zapewnia elastyczny tryb konfiguracji umożliwiający realizację wielu podobnych funkcji.
